请问systemVerilog中data是什么意思啊？

声明的是升序的data(data[0:15]），这个就是data[i*8:i*8+8]
降序（data[15:0]）这个就是data[i*8+8:i*8]

谢谢哈，明白了

little vector ：data[i*8:i*8+7]
big vector：data[i*8+7:i*8]
Verilog中的例子
reg [31: 0] big_vect;
reg [0 :31] little_vect;
reg [63: 0] dword;
integer sel;
big_vect[ 0 +: 8] // == big_vect[ 7 : 0]
big_vect[15 -: 8] // == big_vect[15 : 8]
little_vect[ 0 +: 8] // == little_vect[0 : 7]
little_vect[15 -: 8] // == little_vect[8 :15]
dword[8*sel +: 8] // variable part-select with fixed width