systemverilog检沿有没有什么好办法？
时间：10-02
整理：3721RD
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在verilog中，检查一个信号的跳变一般用原信号和打一拍的信号比较完成的。
请问一下systemverilog检测一个信号是否有跳变沿有没有什么好办法?一般采用什么方式?
请问一下systemverilog检测一个信号是否有跳变沿有没有什么好办法?一般采用什么方式?
@(posedge sig);
多谢！
除了这个，还有别的比较常用的方法吗?
不是应该用assertion吗