systemVerilog强制类型和位宽转换的问题
时间：10-02
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bit [7:0] arry [3];//数组
int data;//data大小0~7
bit[1][2:0] = 3'（bit'(data)）; //请问这样对吗?还是不要前面的3'
谢谢！
int data;//data大小0~7
bit[1][2:0] = 3'（bit'(data)）; //请问这样对吗?还是不要前面的3'
谢谢！
arry[1][2:0] = 3'（bit'(data)）; //请问这样对吗?还是不要前面的3'
bit[1][2:0] = data即可。自动截断。
谢谢！也不用 bit'(data) 吗?
data是int类型的
sv是弱语言，不需要，要的话也不是这样写。