VCS 仿真的时候如何编译C文件
时间：10-02
整理：3721RD
点击：
刚刚接触DPI，现在写了一个文件a.c ，还有一个systemVerilog的文件b.sv 仿真的时候VCS使用什么参数才能将C文件包含进去?
.c文件可以直接放在filelist里
问题已经解决了，直接在VCS仿真后面加上 +vc 选项，并且将.c 文件放到之后就行了
我说的方法应该用的更多一些～～
:victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory:
把.c 或者.so 文件放在filelist中，不用加其他选项，等文件多了，还是放在filelist中好
请问如果采用three-step simulation，.c文件应该如何处理
vcs有three step?