UVM+Vvhdl语言，经验求职
时间：10-02
整理：3721RD
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由于项目需要用到UVM+vhdl的验证，网上的例子和教程都是UVM+verilog，这个对后期项目会不会有什么影响，或需要注意些什么，求有经验的人告知一二，我好提前准备?
支持。
能告诉我编译命令怎么写吗，同时编译sv和vhdl? 之前sv和verilog一条命令就可以了
已经搞定，可以了！
支持。
能告诉我编译命令怎么写吗，同时编译sv和vhdl? 之前sv和verilog一条命令就可以了
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