VCS晶体管级仿真出错

现在在用提取的晶体管级verilog网表进行仿真，发现好多行为VCS仿真结果不正确，用NC则功能正常。
但是网表文件实在是太大，NC编译过程时间太长，还容易崩溃。
请教一下做过VCS晶体管级仿真的前辈，还望不吝赐教

cadence提取的晶体管级网表么?用vcs仿真的时候是不是找不到目标文件啊，使用脚本重新生成一个fililist文件试试