请问用systemverilog随机生成控制信号的简单方法。

请问下，有没有简单的方法，用systemverilog生成一个在1~50的cycyle内随机有效一个cycle的信号。
我只知道让计数器的值等于一个随机变量时，这个信号有效，这个变量的值在1~50间随机。但是这种方法很麻烦，特别是当信号很多时。

没明白你的需求。

我的意思是：systemverilog是否有语法可以生成随机的控制信号，就像生成随机的数据一样，而不是用逻辑电路的方式生成随机信号。