请教一个混合电路的时序验证问题

请教一个比较大的话题：本人做的产品既有纯数字部分：RTL实现、综合、布线；也有手画的数字电路：功能也是一些组合逻辑、时序逻辑。现在两个放到一起验证，比较头疼的是时序这部分，纯数字电路可以用RTL+SDF来实现，但HANDDRAW部分比较麻烦，每个管子都是靠电路设计这自己写的DELAY，但非常不准且不可靠。FULLCHIP HSPICE或者HSIM可以来检查一定的时序，但因为太慢了，所以跑的覆盖率非常有限。所以想请教一下各位大牛：业界一般这种产品时序在VERILOG或者VHDL环境中如何做FULLCHIP验证的?

先1：手画的转为verilog + 自己的rtl。功能仿真。
2、SPICE+RTL混合功能仿真。
3、spice +NETLIST后仿真。

混合电路仿真最麻烦了， 要看看相关flow

哪里有?

ams 应该可以