VCS仿真时发现模块源代码使用的到altera库里VHDL编写的entity，无法混仿

求助各位大侠，新手入门，现在跑流程的项目代码中应用到了altera的ip中用VHDL编写的两个entity：altsyncram和altshift_taps.其余代码和testbench都是用verilog编写的，请问应该用哪条指令对整个模块进行混仿呢，用vhdlan时说工艺库的verilog库不识别……
altera的entity中的VHDL申明的lib是verilog，并不是ieee，请问这个verilog库是什么?
library verilog;
use verilog.vl_types.all;
entity altsyncram is
想过一个歪点子，将此两个entity转为verilog代码再仿真，编译成功，但simulation结果显示错误，而modelsim仿真出的功能是好的。
恳请各位兄弟姐妹指点> <

你可以参考vcsmx_ug文档，需要把你用到的vhdl映射到默认库work中才可以的。