请问在仿真时如何同时启动verilog写的模块和c写的参考设计

请问在仿真时如何同时启动verilog写的模块和c写的参考设计，我只知道是先用shell产生testcase，之后如何让他们同时运行并比较结果呢，就是让整个过程自动化，非常想知道，希望高手给点指点，多谢了

同求。

testbench结构是怎样的呢?
如果把verilog 模块和c reference model都连接到driver上，那么，在testbench中启动driver时，激励就自动加到verilog模块和c model上了，他们自己就应该运行并输出结果，至于怎么比较，就看你怎么做啦
本人低脚，多多讨论

具体怎么做?