uvm_driver如何对模块内部信号强制赋值

请教个问题，在uvm_driver的任务中将某个模块内部信号强制赋值，该如何用SV描述?之前的做法是：该信号A由interface引出，然后在driver内通过"force vif.A =0; ...; release vif.A; "强赋值，仿真结果报错" Illegal force/release of a net or variable through a virtual interface select [SystemVerilog]"。

只能再inf做间接处理。

学习一下。。

谢谢A1985！
后来通过在验证顶层另加输入端口，通过该端口的激励赋值来达到该目的。

不可以直接force interface 的信号， 可以把interface的信号force 给你需要赋值的信号。
这样你就可以通过interface 来控制你要force的信号了。