SystemVerilog中的Interface问题

请问interface能不能参数化.如果我的设计中用到了这样的信号:
pa_oe
pa_a
pa_y
pb_oe
pb_a
pb_y
通常是IO的控制信号，但是pa是8位的，pb是3位的。
我想创建一个参数化interface，interface中只有p_oe,p_a,p_y，例化的时候例化两个这样的interface一个给a，一个给b
但是想要赋值不同的参数，怎么做?

interface p_if #(A = 8) (input logic clk);
logic [A-1:0] p_oe;
...
endinterface
module top;
..
p_if #(.A(8)) PA_IF(clk);
p_if #(.A(3)) PB_IF(clk);
a A(.pa_oe(PA_IF.p_oe),...);
b B(.pb_oe(PB_IF.p_oe),...);
..
endmodule

这个应该很简单吧,就是语法而已.
interface my_interf #(width = 8) (input bit clk)
...
endinterface

谢谢，确实，我一开始在参数里面加了type导致编译不成功，没有领会type的意图。

谢谢