请问如何仿真system verilog的testbench

Modelsim 6.5可以仿真system verilog写的testbench吗(设计文件是纯粹的verilog)?
testbench里面我用了一些sv的class和assertion等语句可以仿真吗?
谢谢啦

没有问题的。

用过6.5d和6.5c可以，不知道你的版本是多少?

嗯 我用的Modelsim 6.5c可以了

一样求指教