UVM编译出错

UVM平台设计中，在class中定义了一个外部的task。但是在外部的task中使用logic类型的变量时，会出现如下的报错：
“system verilog keyword'logic' is not expected to be used in this context”
类中的定义如下： external virtual task main_phase(uvm_phase,phase);
task main_phase中的定义如下： logic[31:0] data1;

你是不是定义在super.main_phase(phase)之后呀?往前放吧。还有在组件中少用main_phase()等12个小phase，传说中这些东西不稳定。用run_phase()吧

嗯，放前面去是不存在这样的问题了，之后争取用上run_phase。

好东西，好好看看可

mark！

变量一般都是放前面的！这个不想verilog等其他语言

不是run_time_phase不稳定，而是不太好具体规范化，每个人的使用习惯不一样，会搞乱平台！