微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC验证交流 > VCS编译含`include"vmm.sv"文件的问题

VCS编译含`include"vmm.sv"文件的问题

时间:10-02 整理:3721RD 点击:
我在用VCS做VMM验证平台入门时,连编译都把我整蒙了哦,比如下面这几个问题:
1)parsing design file‘dut_env.sv'
error-[SE] Syntax error
"dut_env.sv",17:token is 'extends'
class dut_env extends ^vmm_env;
2)parsing design file'test.sv'
error-[IUCD]Illegal use of compiler directive
'include is illegal in this context
"test.sv",5:token is ''include'
'include^"vmm.sv"
哪位大侠给我指点迷津啊!感激不尽啊!

you yi si

呵呵~博士把我的问题解决了哦!呵呵
~

学习学习

学习学习

我也遇到这个问题,怎么弄的?

学习学习

怎么搞的啊

建议小编从基本的verilog语法开始学习

应该是`include 不用用引号
还有就是最新的vcs不用`include "vmm.sv" 了吧

学习学习

达人指导一下,我也想知~!

LZ如果把问题解决了就跟大伙分享下经验啊

you yi si

我也遇到个这样问题,请高人解答,谢谢!

來學習看看

我也于到了

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top