验证平台编写问题

各位大侠，小弟在一本书上看到一句话“为了降低多个输入同时翻转的概率，对时序电路的输入一般采用素数作为时间间隔。”。关于这句话我有两个疑问，第一就是为啥要降低多个输入同时翻转的概率?第二就是为啥采用素数作为时间间隔就可以达到这个目的?

信号同时翻转会导致信号完整性问题, 就是线和线之间是会互相影响的, 特别是高速线, 例如serdes.
素数不会被除1和自己以外的任何数整除, 也就不存在公约数, 如两个信号, 一个间隔6, 一个间隔8, 那他们24个时间间隔内就会重合一次, 但如果间隔是5和7的话, 他们要35个时间间隔才重合一次.
上面的内容都是我猜的！

Sorry，我没有说清楚，我所说的情况都是针对testbench而言的，在测试平台上不存在同时翻转的问题。针对第二个问题，比如每次加3吧，从0开始，0->3就会同时有两位翻转，这样一来，也就不知道这句话的来由，这句话出自《verilog数字系统设计-rtl综合、测试平台与验证》（第二版）中的一句话

研究这个问题没意义. ....

为啥?可否详细指点一下！