请教：关于VCS后仿SDF Error的问题
时间：10-02
整理：3721RD
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问题是：SDF Error: Negitive DELAY ignored.
环境：
1. 工具：VCS Y-2006.06-sp1
2. VHDL (test bench) + verilog (netlist) + SDF
请教高人任何解决上述问题?谢谢！
环境：
1. 工具：VCS Y-2006.06-sp1
2. VHDL (test bench) + verilog (netlist) + SDF
请教高人任何解决上述问题?谢谢！
检查下你综合的脚本里面的timing约束吧。有延时是负的了。
你说的没错，的确有的延时是负的，但是：
1. 负的延时应该是允许的吧，VCSmx guide里有延时的相关负值的说明；
2. 在 verilog(netlist) + SDF 环境中同样有相同的错误，但是增加参数 “+neg_tchk" 和 "-negdelay"后错误可以消除；
3. 但是，在VHDL(test bench) + verilog (netlist) + SDF 环境中，增加参数 ”+neg_tchk"和”-negdelay" 后错误不会消失。
上面两位高手，不知道能不能大体介绍一下，用VCS做FPGA后仿的大致流程，小弟是新手。谢谢
vcs 命令后加入+neg_tchk就可以了
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