菜鸟求问verilog与schematic验证一致性的问题

现在在做芯片的verilog建模，电路是在ic5141上的，我提取了cdl后写了perl脚本转成verilog格式，现在打算验证模型布线方面的一直性。
我现在考虑的是用LVS。我试过将建模后的.v文件用v2lvs命令转成lvs验证的格式文件，然后在lvs中，layout选择这个文件。但是跑下来发现只能识别net、instance以及port数量的差别，连线的错误不能发现...不知道有达人熟悉么?
现在还有一个想法就是：想办法将芯片的电路提取出用于lvs验证的文件，然后与我将.v文件生成的文件进行比对，但是我找不到芯片电路转换的文件
求大侠指点迷津。谢谢

Synopsys有个工具叫Formal的，你可以看看是否可行?我只用过RTL和Netlist比较的。

哦好。谢谢

郁闷
今天郁闷。
顶顶顶顶

能告诉我你是怎么把cdl转成verilog格式的吗?十分感谢

buzhidao

呵呵，不清楚

之前是用自己脚本转的，后来发现ic5141里有一个verilog-xl的工具能转。在schematic中选择tools->simulation->verilog-XL

转了我看不懂

学习学习