菜鸟求问CDL转verilog问题

使用candence在在schematic中选择tools->simulation->verilog-XL之后出现如下问题：
Error！ Module or primitive (nmos4) not defined
z请大虾指教如何改正..

需要自己撰寫Perl或是Tcl轉換，目前好像沒有工具可用。