encounter如何手动改善时钟树
setup和hold都过了，跑出来后，进行pt发现有clock上时钟不满足，有些推动的fanout居然达到100-200之大，如何手动插入buff改善时钟呢?谢谢🙏
帮顶，也想学习下！
帮顶，也想学习下！
在你的sdc约束里面设置 set_max_faout 36 【current_design】
你还可以在cts约束里面对时钟树进行约束， set_max_fanout XX
谢谢！在sdc里已经设置了，感觉是普通的net点是受约束的，可是与时钟相关的就不能满足，超出100呢
谢谢！我们在CTS里分别对3个时钟都有约束MaxFanout 36，但感觉对时钟不起作用
求救啊@小编 @陈涛 @icfbicfb @各路大仙
1）目前是普通net点可以满足fanout约束，但是clock就不受fanout约束，超出100多；
2）目前有3个直接从模拟部分送过来的clock，但是每个时钟又会产生一些中间的时钟，感觉在这些时钟后，fanout就不可控了；会跟sdc有关吗?sdc对generate 的clock应该怎样约束才正确呢?
3）sdtcell的LEF中没有Fanout的约束，runencounter时会有WARNING报出，会有影响吗?
拜托大家了！
set_clock_transitionXX[all_clocks] 有下约束吗?
看你的设计， 应该是有3个主时钟， 其他都是分频时钟，在SDC里面每一个时钟都需要定义， 包含分频时钟，还有你需要对每一个时钟都要约束它的fanout,
谢谢！是的，是3个主时钟，又由这些时钟产生出了一些时钟，你说的是在数字DC是就要把每个时钟都设为clock，同时每个时钟要单独加maxfanout吗?请问该如何设置呢?有什么需要注意的吗?比如要设为idea和dont touch等
如果使用的是FE-CTS的flow的话，spec中可设置下面两个属性试一下：
MaxFanout 32
ForceMaxFanout Yes
fanout 应该是在后端绕线的时候去搞定的， DC的时候时钟或者rst 你设置为ideal或者dont_touch 就可以了，后端的时候每一个时钟你都约束下fanout ,应该就可以搞定了。还有就是你的transition设置是否合理， transition 越大，相应的fanout 越大， 你可以把之中的transition 设置小点
谢谢！设max_fanout不行，好像要设置through pin，不知道大家有没有知道该如何设置through pin的呢
谢谢！这样设不行，好像要设置through pin，不知道大家有没有知道该如何设置through pin的呢
晕了，through pin & fanout是两回事好吧.......
谈一点个人的愚见，如有不妥之处还请指出。
1）目前是普通net点可以满足fanout约束，但是clock就不受fanout约束，超出100多；PR阶段，fanout约束有clock net&signal net fanout两种构成，在普通的optDesign的过程中，tool可能会去优化singal net的fanout（前提是你设到让工具优化，或者lib 约束到了），clock net上的fanout optDesign时候不会给优化，所以你的clock fanout只能是FE-CTS flow的过程中去fix。
2）目前有3个直接从模拟部分送过来的clock，但是每个时钟又会产生一些中间的时钟，感觉在这些时钟后，fanout就不可控了；会跟sdc有关吗?sdc对generate 的clock应该怎样约束才正确呢?
FE-CTS defaulk flow的过程请你先搞明白一下，tool先generate一个spec file，你可以根据这个spec file在进行调整，（我怎么感觉你是在手写spec file呢?）
3）sdtcell的LEF中没有Fanout的约束，runencounter时会有WARNING报出，会有影响吗?
请你仔细看一下这个WARN是在读取LEF还是LIb的时候报的。