ICC中STD CELL显示问题

打开view level， >1 ， CEL view可以看到的

view level>1 都是只能看见里面的一层金属

淡紫色的方框是boundary，也就是cell最外面不能跟别的cell重复的地方。 应该就是看不到的吧，icc不会管cell里面有什么，只是把cell连在一起吧?因为std cell在icc中是以FRAM存在的（不确定，但是定制的macro是以FRAM+.DB存在）。FRAM是跟abstract差不多的view，只有metal和pin图层在里面，其他图层应该都不会显示。

补充：每次我想看route好的layout会把ICC输出的DEF 导入Virtuoso然后用一个skill脚本把abstract view转换成layout view 并label好pin，另外同时导入ICC 输出的verilog文件作为logic部分（schematic），然后在cadence里做DRC和LVS。虽然我觉得这个方法好像很麻烦但是我还是初学者，多做一些东西加深理解也还可以。

请问这位兄弟你也还在读书吗?

刚刚毕业

remove_placement -obj standard

我马上也要毕业了，快找工作了，有什么建议吗?

我还没找到呢。所以还是不要误导你啦

inverter的CEL view和 FRAM view对比。CEL view跟版图比较类似，有阱，poly之类的。FRAM比较抽象，只显示了mental。你在ICC中显示的是FRAM view，所以看不到ploy、阱之类的！