useful skew究竟是什么意思

一样的问题
我也想知道啊！那位大侠介绍一下啊

是指正的skew，这个skew的引入能让电路的时钟频率更高。

如果要讲如何去运用它感觉要在后端，因为时钟树的走向只有在后端才能确定。
前端设计一般不考虑这个时钟的 skew 或者 jitter

usefl skew一般來說訊號與訊號有delay我們都會認為是不好的所以useful skew的意思就是DELAY之後反而對整體系統的效能有貢獻

有人回答的详细一点么

extend stage's processing time(T)

usefl skew一般來說訊號與訊號有delay我們都會認為是不好的所以useful skew的意思就是DELAY之後反而對整體系統的效能有貢獻

期待详细的解答哦

useful skew
如果两级DFF之间组合逻辑延时太大导致违例0.5ns时，可以利用时钟路径上的延迟，使得到达后级DFF的CK端比前级的晚0.5ns，这样就可以满足时序要求了。具体的你可以查看做完CTS后的时序报告你就明白了。

useful skew
基本上就是楼上所说的意思，在CTS之后开始FIX setup和考虑hold
如果setup不够，即CLK太早，这个时候如果有个正的SKEW刚好让CLK晚点，则正好setup满足
反过来，如果hold不满足，则时钟太迟，如果有一个负的SKEW则正好使hold满足

这个skew的引入能让电路的时钟频率更高

学习了，谢谢

楼上都说了，如果能自己把前后两级的寄存器话出来可能更能理解。

可以参考一下这个讨论，http://bbs.eetop.cn/viewthread.p ... page%3D1#pid8982274

10楼，受教了

原来如此 感谢大神