ICC做LVS之后报floating的错误，请问这个一般怎么解决

我用ICC做完routing之后做LVS，报告触发器的输出端QN的floating port错误，具体信息如下：
0:Type: Floating Port
Type Summary: Floating ports have been detected by LVS.
Obj Info: OUTPUT PortInst add2_reg_reg_10_ QN doesn't connect to any net.

想问一下发生这种情况的原因是什么?还有这个一般在前端还是后端解决呢?

看网表，很多QN本来就是float的， 看PR之前的网表
这个只是个info， 不是error，

哦，明白你的意思了。那应该就是不用管咯～～不过现在还是在ICC中做的LVS，还没在calibre上做过。在calibre上做LVS的时候报错：
No matching .SUBCKT statementfor “” at line 。in file “”
这个是怎么回事呢?
PS：我的DRC已经通过了哈～～只是有些density的错误而已。

spice文件不全，
lvs难度比drc 高很多， 有时候要花点时间，

恩，应该是这样，我重新把verilog网表转了一次SPICE文件就可以用了。唉，真奇怪。calibre用verilog格式的网表还不能做LVS。

当然了， v2lvs 啊，

大侠我遇到和你一样的事情。但是我准换都不行啊我的错误是 no matching ".SUBCKT" statement for "BUFF" at line xx in file(source网表文件)。我是直接那icc的v文件和gds做比较?大侠这个应该咋样解决使用了V2LVS也不行又警告！一个寄存器 insantiatsnewportQinundeclaredmodule（这个是个标准单元DFCN之类的）！感谢大侠啊！

多问小编一句，我在ICC里面执行verify_lvs出现
ERROR: OUTPUT PortInst encoder/adder/finecode_reg_1_ QN doesn't connect to any net
但是我在calibre里面进行LVS没有错误。而且在ICC中这个error不是红色显示，是一般的黑色字体。
不知道是怎么回事?
谢谢！

标记一下我也遇到这样的问题

我也遇到这样的问题 你怎么解决的呢

Warning没事的，事先没有设置include，转完后，手动include库的cdl网表就行了

请问怎么手动加入include

同问。我也想知道。

求问小编，我是也遇到这个问题，但我的log文件显示的是ERROR : OUTPUT PortInst delay_pipeline_reg[2][3] QN doesn't connect to any net 请问该怎么改呢

我也遇到了这样的问题 只不过元件是电感，不知道怎么弄

应该是verilog translator 里面设置不对，没有找到相应的cdl文件，导致无法识别标准单元

和你遇到的问题一样，calibre里LVS没有报错，想问一下你现在知道了吗