icc请教问题
望大侠们分析下可能的原因，解答一下哈 谢谢！
*****Verilog HDL translation！ *****
*****Start Pass 1 *****
Begin loading DB for bus info.
End of loading DB for bus info.Elapsed =0:00:00, CPU =0:00:00
Compiling source file /home/SYN/DC/output/tt.v
*****Pass 1 Complete *****
Elapsed =0:00:00, CPU =0:00:00
*****Verilog HDL translation！ *****
*****Start Pass 2 *****
Compiling source file /home/SYN/DC/output/tt.v
Error: /home/SYN/DC/output/tt.v:10:module BUFX4 is not defined.
(VER-500)
Error: Module 'BUFX4' is not defined.(MWNL-297)
Error: /home/SYN/DC/output/tt.v:10: ERROR: near line 10: Port connection failed.
(VER-500)
hdlCleanupDBLibrary:
Error: Verilog parser cannot parse the /home/SYN/DC/output/tt.v source file. (MWNL-047)
Permission denied
库读入正确吗?
#> list_libs时报：
Logical Libraries:
-------------------------------------------------------------------------
LibraryFilePath
---------------
standard.sldbstandard.sldb/usr/synopsys/ICC-2009.06-SP5/libraries/syn
1
说明std_cell的库没link进去，读代码时加-dirty_netlist选项能读进去，但是无法继续往下做，并报：
Warning: Cell 'CLKINVXL.CEL' is created for undefined module 'CLKINVXL'. (MWNL-294) （read_verilog *.v -dirty_netlist）
为什么std_cell的库读不进去呢，link_librarytarget_library 都设置啦 纳闷呢
加 * ，大哥，
setlink_library{ *std.dbio.db memory.db}
你的mw reference library 正确么
那些设置都是对的啊 哎 还得再研究研究咯
不可能把，
你read_db看看 ，std cell db能否读入
read_db是可以的，目前初步估计是单元库的milkyway数据库不对，因为我起icc图形界面看std_cell时，根本就看不到什么，cell列表里面没有任何东西，但是在CEL目录下可以看到一些文件
选show all views，
一般是cel view不一一定有的， FRAM view是必须有，
是 SMIC18sc-x library么
FRAM 和CEL都不行 smic18 sc library
应该是milkyway的问题！
如果是sc-x SMIC18 library，用了很多年了，没啥问题的
你用milkyway 看看
好的 谢谢你啦！
关注中我也遇到相同问题
你搞清楚了吗，和我用的是同样的库?
搞定了
具体是什么原因导致的呢? 我后面都没有实验啦，能给我说说嘛，谢谢啦！
库的问题，工艺厂下载下来的库不要再wins环境下面解压！格式不支持解压不完全
我是从论坛上下的workshop在windows下解压然后拷贝到unix下拷贝后 在windows下的文件夹大写名变成了小写把文件夹的名称改回来
再然后就是库中文件的_1改为:1
运行就ok了
感谢楼上回复！
这个问题真讨厌啊！
改了一头汗！搞定！
感谢！
我也遇到过此问题，不过我后来实在linux下解压的，这个比较方便
小编、。我想问一下。我用ICC .到了import design 这一步。然后读进网表。然后说current design is not defined、、
然后再设置current_design ,还是同样的提示。初学者进行不下去了，该怎么办?
求教了，谢谢
不懂，看看学习一下
刚开始接触icc，遇到了同样的问题，不知道好心大哥解决了没有
你好~最近开始用自己写的模块走综合 P&R以及功耗测试，读netlist文件的时候和你遇到了一样的问题，但是加了—dirty_netlist选项之后可以读入而且后续也都走通了。man看了下只看懂了个大概，求问下加这个选项对我后面文件的生成以及在后面PT功耗的估计有影响么?以及直接读无法读入是因为我的参考库选择问题?新人= =。问题有点多，先谢谢了~
谁能解释一下各个文件是怎么来的?