求助，如何对某一个verilog描述的寄存器，加clock_gate

如题，
某设计
always @ ( posedge clk2 or negedge rst_b )

因为clk2的频率相对高一些，希望能够通过dc的命令将这个寄存器（always）加上门控时钟，从而减小一定的动态功耗；
求助方法

up！

set_clock_gating_registers

who know it?

好老的帖子了……DC综合时，加-gate_clock选项。不过并不是所有的DFF都可以生成带clock gate单元的，直观点说就是if/else成对出现的不行，有if但是else缺省的则可以生成clock gate