Encounter输出网表LVS不过的问题
LVS的summary是：
Unmatched Pins：
S ?vdd！
S ?gnd！还有两个Bad Initial Net Bindings
我设计的芯片电源和地的名字是VDDD，GNDD，lef库中定义的power pin名字是vdd！和gnd！
在Import Design时的综合后网表中，我在顶层module中加入了两个ports：VDDD和GNDD，并定义了他们的inout型、wire类型
之后在ioc中也定义了Pin：VDDD/GNDD的方向和大小，import design中我定义的power net是VDDD，GNDD
在global net connection时，我add 了4个netlist，按顺序分别是Pin：vdd！To global net：VDDD；Pin：gnd！To global net：GNDD；Tie high/VDDD；Tie low/GNDD。
可是这样做了之后，输出的网表saveNetlist -includePhysicalInst -excludeLeafCell chip_LVS.v在用assura做LVS就出现了上面的错误。
virtuoso中的layout已经转换成了真正的layout，drc没有错误。
想了很多天都不明白什么原因，望高手帮忙~
统一电源地的名称呗
最后在CDL中加上GLOBAL
楼上正解
好东西！
谢谢你的建议~不过这个芯片里有三组电源地，数字电路部分的pg规定叫VDDDGNDD了，这种情况如何解决呢?还有，在cdl里加入global是什么意思?求助啊
如果你决定用VDDD/GNDD的话，那你把lef里面的电源地也替换成VDDD/GNDD
所有的操作依旧
v2lvs 如果你用了电源地的那个option的话，那样就不用手动加GLOBAL 电源地的pin；否则，打开转换出来的cdl网表加上语句.GLOBAL VDDD/GNDD
在layout中加上label
然后LVS
smile
仔细看了下你写的：
在global net connection时，我add 了4个netlist，按顺序分别是Pin：vdd！To global net：VDDD；Pin：gnd！To global net：GNDD；Tie high/VDDD；Tie low/GNDD。
你可以用我上次回复说的方法，这不过这地方应该是：Pin：VDDD To global net：VDDD；Pin：GNDD To global net：GNDD；Tie high/VDDD；Tie low/GNDD。
否则，按照你的方式，你需要：Pin：VDDD To global net：VDDD；Pin：GNDD To global net：GNDD；Tie high/VDDD；Tie low/GNDD；Pin：vdd！To global net：VDDD；Pin：gnd！To global net：GNDD
你可以试试！
仅供参考，不作为法律依据！呵呵
我覺得calibre ms好用多了,
谢谢你的建议~不过这个芯片里有三组电源地，数字电路部分的pg规定叫VDDDGNDD了，这种情况如何解决呢?还有，在cdl里加入global是什么意思?求助啊
全局变量的意思
你问做电路的，他们都知道
10楼太狠，灌水就灌水呗，不带这么诬陷小编的吧
哈哈 十楼 挺好
lvs
还是用cadence自带那个··不错···
新手还不太明白apr后的lvs流程，特为此前来观摩