Encounter插入了时钟树后怎样反标注到DC进行STA？

如题，由于布图工具在插入时钟树后会修改物理设计（添加了缓冲器），当试图把详细布线之后提取的寄生电容，延时参数反标到DC时会提示找不到单元的警告，也就等于插入时钟树的相关信息在DC反映不了，进行后续的STA也失去了意义。
我知道Encounter内部也有建立和保持时间的分析功能，但相比起来远不及DC灵活和详细。想请教一下各位ASIC界的前辈，通常时钟树插入之后到DC进行时序分析这个流程是怎样的呢?而且到LVS的时候到底layout要与哪个schematic对比?与DC的原始综合网表肯定过不了，因为网表没有缓冲器等相关单元。但若与Encounter生成的网表对比好像是自己对比自己，困惑啊！

.vspef

2# zh123456789
你好，可以详细说明一下吗?

提供布线后的网表和spef文件给PrimeTime做STA分析

lvs时候肯定要用布线之后的网表, 只要保证你布线之后的网表和RTL的功能一致就没问题

4楼和5楼都说的很对
primetime是业界公认的做STA的签核工具，具有权威性；
lvs就是这么做的，提最终的网表然后和版图做对比。

用布局布线之后生成的verilog网表

我现在知道了，用形式验证工具是最好的……

学习。

貌似可以的，没试过~

学习。

lvs比对的是版图和网表的一致性，你需要的寄生参数，可以由pr工具提取然后跑一遍PT,至于你说的自己和自己比对的问题，你可以跑一变formality...

spef文件如何得到?

dc只管综合吧，到了place&route之后，基本靠pt分析timing了，
就是encounter 后面 道出post layout verilog(经过了很多时序优化，cts等） ，
然后qrc,fire&ice , starxt 抽取 spef 寄生参数文件，
pt 读入 这个.v , spef 进行post layout STA ，
formal verification也是基于这个.v 和 pre-pr 的.v 比（即做综合之后的），
lvs 可能比这个.v 更多东西，比如一些physical only cell ,只要有gate的，也含在该网表里面，
比如decap ,dummy cell等

Formality?

学习学习！

用formality吧

xuexixuexi