数字后端中，各层金属的用途

各位大侠，有谁能告诉我，layout中各层金属都具体有什么作用。比如，一般memory的VDD和VSS需要用第几层金属?（假设设计中共有7层金属）standard cell的电源需要用第几层金属互联。信号的互联要用到第几层金属?CTS的routing要用第几层金属?只知道电源的连接，一般用高层金属，因为IR drop小，但具体是第几层，以及原因就不是非常清楚了。谢谢给位的鼎力相助。

电源用最高层（6，7），标准单元的电源大多用最低层(1),也有一些用到第2层的，
因为IR-drop的原因，电源也可能会用到中间的金属层
memory的电源用的层数越低越好，这样它的上面还可以走线
clock要选RC最小的层做主干线，如果有多个RC相同的层，选低层

高层用来做power， CTS routing，
下面用来做signal route，

谢谢大家的帮助啊。顺便问下，做后端去芯原，对知识和经验的积累帮助大吗?

有
verisilicon是做design service的专业公司，学的很快的
后端就是要去tapeout多的地方学， 一年好多次， 怎么学都会了

关于Clock的我的看法是能用高层尽量用高层。 因为Tool在做Routing的时候，先用低层的Metal，低层的没有Routing Track了，再用高层的，那么我们可以这么认为高层的Metal的 Signal Routing相对会少一些，从减少Noise的方面考虑，往高层走Clock的信号会比较好。

我是从这些方面考虑clock wire的选层的，
1）在深纳米设计中，时钟树的质量对整个设计的影响越来越大，所以，一般情况下，时钟信号更重要，所以才有以下的2）和3）
2）clock wire 一般都用double space，线间干扰会被减到很小，远远小于min spacing的信号线干扰
3）无论是时钟的driving pin，还是leaf pin，都是在第1/2层，如果时钟wire用高层，需要更多的via，白白增加RC
所以建议“要选RC最小的层做主干线，如果有多个RC相同的层，选低层”

陈小编啊，你们说的布线层数是power ring吗，power ring可以直接设定层数，但那个CTS wire怎么单独设置层数啊?

clock net 也可以设定 prefer layer

可以的啊
edi里面是 setAttribute -net @clock -top_preferred_routing_layer-bottom_preferred_routing_layer
icc是 set_net_routing_constraints -min_layer -max_layer

看一看看一看

但是有这样的说法：
top metal/near top metal is more thicker , providing more current ,
more EM robustness ,smaller resistance/capcaitance ,
it is the same reason for clock nets routing
如果是从EM和IRDROP的方面考虑，应该是高层好些吧

受教了...................................