后端面试--每日一题（074）

in which area it will be easy to have dynamic IR-drop problem?
设计的哪些地方容易出现动态IR-drop的问题?
难度：4 （不容易答全了）

pg net尺寸太小，而功耗分布不均！
不太了解，坐等答案

局部density太高，功耗消耗太多，pg net打得不够。
大家补充啊。

离PG PAD比较远的区域，core的中间部分，频率比较高的模块吧

没错， 就是high swtiching activity的地方，比如clock buffer，
要多加些decap在旁边，

当然离core power pad 远的地方 和 pgnet 比较少的地方也是有可能的

从电源布线的角度讲，那些远离电源端的地方，电源布线少的地方，容易出现ir-drop的问题。
比如wire bond芯片的中间，flip chip的四角，analog macro的边上（因为有些analog的上面不容许数字电源布线）
从swtiching activity的角度讲，toggle rate高并且cell densiy高的地方IRdrop大，所以切记不要为了balance clock tree，把一堆clock buffer摆在一起。
如果是静态IRdrop，频率高的地方IRdrop大。那么对于动态IRdrop，一定是频率高的地方IRdrop大吗?

电容的等效电阻为1/JWC，这样看来，莫非是成反比的?另外，没懂为什么频率高的地方静态IR drop大呢?静态IR drop不是主要考虑电阻么?

频率高的地方，平均耗电多啊

你想通了没 我还是不理解为什么频率和静态IR-drop有什么关系，网上的一段话：静态IR drop
VDD电压的静态IR drop现象产生的原因主要是电源网络的金属连线的分压,是由于金属连线的自身电阻分压造成的.电流经过内部电源连线的时候,根据欧姆定律产生电源压降.所以静态IR drop主要跟电源网络的结构和连线细节有关,比如:金属连线的宽度,金属连线所用层,该路径流过的电流大小,尤其需要注意的是通孔的个数和打孔的位置.
这么说来静态IR-drop和频率没什么关系啊

动态IR Drop 是不是还要考虑ground bounce 的问题?

频率高的地方“平均功耗”大，这样平均电流就大咯，IR drop自然就大