大规模集成电路后仿速度慢的问题

小弟最近在探索关于大规模集成电路后仿的问题。
现有的一套流程是以gdsii格式的layout为输入，先用calibre抽出cdl网表，再用StarRC抽成spf格式的post netlist，最后直接用hspice跑仿真。
这种方式应该说比较简单粗暴，抽netlist的时候是全部flatten的，没有keep电路本身的hierarchy。仿真时间非常漫长，不过最后还是可以收敛得到结果。
改进的想法是，电路中有一些IP以及数字的模块，一方面，数字这边照理说应该引入一些时序分析来check setup&hold time，另一方面，希望把这些部分在抽RC时keep hierarchy，让post netlist精简一点，数字部分直接用延迟已知的一些模块代替。
小弟查阅了一些资料，认为时序分析这边可以引入Primetime。在StarRC这一步，一方面还是要抽出全局的spf文件，另一方面生成spef格式的寄生文件作为pt的输入，然后输出延时文件sdf。以上步骤理论上应该都是可行的，但是接下来想得到一个spf和sdf merge在一起的文件供hspice仿真用，就是数字部分直接有延时信息可用，其他部分还是按抽出的RC去仿，这个想法好像不太能实现。
小弟初涉后仿领域，还请各位大神指点一下这个想法能不能实现，如果不能的话，有没有一些经典的流程可以解决这里后仿速度慢的问题。

有没有大神来解答一下呢，是不是我没有把问题描述清楚，或者发错了版块呢……