后端面试--每日一题（052）
如何摆放macro （memory，PLL，ADC，DAC，特殊IO等）?
难度：3
这题也有一个坑，place macro可以有2类不同级别的问题，一个是总的摆放方法，另一个是具体每个macro摆放时应该注意的问题，你应该问清楚他感兴趣的是哪个方面?我们这里就同时问这2个方面。
IO 次序已确定后：
Analog 的IP 与对应的IO靠近。PLL现在一般支持放在Digital Domain了。确保留出隔离Space（每个IP一般会有建议的Space值）。
Mem 一般可以让Tool 自己先Place，再手工调整，目标：同一层次下的Mem时序相关，靠在一起，工作频率高的优先放置。Mem 之间适当留出加Buffer的空间。
一般来说，还是尽量留出比较规整的区域给Std cell。
楼上说得都对！
整体摆放时，应该考虑：
1）PLL，ADC，DAC要按照IO的要求放在边上
2）macro与IO的关系，相同功能的要靠近
3）要根据芯片内部的数据流，按顺序摆放
4）如果是IO limit设计，除PLL/ADC/DAC等与IO相连的macro以外，macro要靠里放。也就是说，把不用的空间留在IO的四周
5）尽量留出比较规整的区域给Std cell
细节部分：
1）共享data/address bus总线的macro，要把data/address pin对其
2）几个很小的macro，可以尽可能地靠近，共用power ring
3）大的macro之间，为走线和buffer要留一定的空间
4）macro 有 pin的一侧，要尽量对其，以减少走线拐弯
矮油...
我最近就遇到了一个有点奇特的片子。
IO超级多，按照TSMC65能承受的pitch来算，尺寸达到了9.5X9.5.
然而有意思的是，内部的macro高度集成，IP也高度集成，根本就不存在什么摆不下，拥挤的问题。于是，这个片子的重点就不是macro的placement了，而是怎么排好IO。
所以，这也是个遇到问题解决问题的过程。
我觉得就如果有模拟信号的模块就贴着对应的IO放。容易收干扰的留点keepout。后面的工作就围绕2点：1.尽量给std cell留个规则的长方形; 2.线短，绕线少。满足这个2个要求爱咋放咋放。
学习了
整体里面的(4),为什么是要留在IO旁边呢.这个有点不大明白,一般情况下IO limit的话core 的ultilization都比较低,是用这个方法来使得里面的func logic更紧密么?还是有其它的考虑?
便于里面的logic时序收敛
很显然要考虑stagger pad了
so good！
想问下，细节部分的(1)和(4)不是一个意思嘛 ，有什么区别?无非就是普通走线和总线，本质都是要求将macro的pin对齐，是吗
好帖子