菜鸟提问：学习数字后端半月有余，有个问题困扰很久，忘各位大神帮忙

DC产生的，可以根据设计需求修改

是不是只能改uncertainty。像clock，input_delay,output_delay是不能改的是吗?

前端designer给基本的constraints，比如clock frequency之类的给Synthesis用，Synthesis产生sdc给后面的流程用。
什么都是能该的，比如constraints不合理，或者实在meet不了。

和前端人员沟通吧，case by case，没有绝对的