tap cell 衬底接always on power？
我在接触到一个40项目时候，发现foundry要求tap cell的衬底要接到常开的电位上，这是为什么呢?按到底这个power domain 断电之后，所有的std都应该断电，为啥tap cell的衬底还需要接高电位?
在此先谢过各位大虾！
我smic40工艺遇到过此问题，是因为pso cell的衬底必须是always on的
为什么一定要是always on的呢?有什么说法吗?
是我们选的pso比较变态。放在关断区域里衬底还要求连always on的net，所以就在关断区域里加的tapcell的衬底就是连在alwayson上
小编与楼上的朋友的状况似乎不太一样呢··
根据小编的描述.就算该power domain中所有std cell都会关断,当中的TAP CELL也需要连接always on power.
之前做过的一个项目，同样也是40nm的工艺，但Tap cell 并没有这样的要求。如果真是这样，想想就觉得够麻烦的:Tap cell一般来说就跟别的std cell一样，由rail供电。 现在这tap cell和别的std cell电源不一样···
话说看到小编这帖子吓我一跳..赶紧去找之前项目所用工艺的document确认了一下，确实是没有这样的要求.....安心了...
感觉要做电源的话难度挺大的，首先咨询一下fab比较好..如果不是hard rule的话······
这样的要求可能是因为把电源关断的过程动态地来看的话，如果tap cell的偏置电压先失效，在那瞬间可能会产生比较大的leakage。(纯属猜测，希望小编询问了fab之后，如果不涉及机密的话把答案也共享一下）。
如果一定要做这样的电源的话...想了想以下的方案 （没实际做过，欢迎大家讨论)
■ 把rail做成M1和M2双层的，M1连接std cell， M2提供always on power，连接tap cell
- 为了提供always on power，肯定要分一部分电源strap去做always on power。
这种同一区域做2种电源的，要考虑到IR-Drop的要求，分配好电源线资源的使用比例。
- rail上使用了M2的话，相当占route资源。原有设计的route还布不布得通也得先试试..
- 一般来说std cell（包括tap cell），电源pin都是自带M1，放到M1的rail上就自动连接上了，这样一来是把tap cell那部分的M1 rail给切掉还是怎么样，使得tap cell能连接到M2的rail上也是个问题。
- 最后双层的rail如何完成上层金属到rail的供电也是个问题，如果完全重叠的话M2会挡住M1。
■ 是不是可以像普通的route那样，通过工具的自动配线让always on power与tap cell连接呢..
- 工具自动配线来完成电源连接...不知道工具会做成什么样子呀..想想就觉得有点危险
我在接触到一个40项目时候，发现foundry要求tap cell的衬底要接到常开的电位上，这是为什么呢?按到底这个powerdomain 断电之后，所有的std都应该断电，为啥tap cell的衬底还需要接高电位?
答：首先你要知道tap cell是干什么的，tap cell是为了避免latch-up，只有供上电才能起作用啊。很简单的理由。
首先我无意冒犯我们的小编哈，但是我觉得你说tap cell是为了防止latchup的说法并不全面，tapcell是在65及以下的工艺才提出的，这还跟工艺的std的结构相关，当然最终的目的是将井电位接到对应的电位上防止lacthup。
你说tapcell只有在上电才有用，这也就是我的问题所在，为啥tapcell的井电位要always on，按你的说法断电之后就没意义了，那为啥要always on 呢?
谢谢
你写了那么一大堆我也没仔细看，但是你的问题就是如何实现将tap cell接到always on 上的，其实这个很简单，通常这样的cell都只有一个pin的，因为我们加的tapcell都是有规律的，只需要加一条M3将同一列的tapcell接起来接到always on就可以了
原来如此.看来是我复杂化了，见谅。 如果能共享下Tap cell需要连接到always on power的原因的话就最好了。
不好意思让我从中加入问一下:您的问答是指在区域中电源全关断的情况下也会发生latch-up么?
tapcell是为了防止latchup的说法不全面?你说的不全面是什么?
你自己也承认了最终目的是防止latchup。
顺便回复11楼：
从cmos层面讲，产生latchup的原因是P substrate和N well形成了低阻通路，从而可能导致latchup效应。
导致P substrate和N well这个导通的原因很多。
比如VDD过低，VDD变化过快，外部因素ESD等。
虽然电源线（VDD）关断了，VSS还连着P substrate，如果给N well加上VDD，避免P substrate和N well正向偏置，以确保低阻通路不会形成。
换句话说：就是VDD关断，latchup可能不会产生，但如果给tapcell连上always on可以避免P substrate和N well正向偏置。
这只是我个人的理解，如果以后有人认为不是这样子的话，那你就听他的吧。
小编息怒，来这儿只是为了讨论一下问题学点东西，也不一定要分个谁对谁错的。
> 换句话说：就是VDD关断，latchup可能不会产生，但如果给tapcell连上always on可以保证P substrate和N well正向偏置。
这里不是很理解。 就算Latchup不产生也要始终保持寄生PN节的偏置吗?哪怕是该模块已经关断电源?
当然保持偏置似乎也不会产生什么坏影响，但毕竟对于设计者来说，design rule是越少越好嘛。
顺便一提，TAP CELL除了防止Latch Up之外是有别的功能的。
说错了，刚更正的。请继续看12楼。是为了避免正向偏置。
木有发怒 。
关断电源，但VSS还有，个人觉得还是有可能出现P substrate和N well正向偏置，就可能出现latch up。
比如说某些静电感应，电荷聚集等，在n well区域产生低电压的vdd，使得P substrate和N well正向偏置。
tap cell的设计就是为了防止latch up，我是想不到别的功能了。其他人或许有更好的答案。
TAP CELL除了防止latch-up外，还需要给衬底/阱一个电位，根据衬偏效应，MOS的阈值电压会随衬底/阱的电位变化而变化。
对于小编的情况，我猜测是PSO的PMOS管子也放在关断的区域，需要给一个阱电位来确定PSO器件的阈值电压来从而保证关断的状态。
pso cell是指的什么cell?
tape cell 是為了將 std cell Height 砍短進而減少面積的產物, 不是 65nm 開始, 130 nm 就有了, 如果沒有 tape cell PMOS source 端沒有 VDD DC 電源可接, NMOS ground 端沒有參考 VSS 電位, 學過類比的人就知道了. 你可以將任一個 std cell 旁邊不相連tape cell 單獨去 run LVS, 你就知道 std cell LVS 不會過.