关于Encounter中插不进TIE0/TIE1的问题

由于foundry提供的library没有TIE1 TIE0 cell，就自己做了两款，但是插入时出现以下问题，怎么解决。
我查过power connection，没有报出任何错误。也在论坛里搜索过之前关于TIE0/TIE1的问题，没有什么发现。
addTieHiLo -cell {TIE1 TIE0} -prefix LTIE -createHierPort true
**ERROR: (ENCSP-5130): Unable to determine tie-high and tie-low pins for the provided tie-cell(s).
Check if the pin function has been correctly defined in the timing library file (e.g. .lib).

Usage: addTieHiLo [-help] [-cell <tieCell-list>] [-createHierPort {true|false}]
[-matchingPDs {true|false}] [-postMask {true|false}]
[-powerDomain <powerDomain name>] [-prefix <tie-prefix>]
[-reportHierPort {true|false}]

**ERROR: (ENCTCM-10):Failed to set value for option "-cell".
附上自己抽取的TIE1 cell 的LEF文件，请大家帮忙看看有没有什么问题。
MACRO TIE1
CLASS CORE ;
FOREIGN TIE1 0 0 ;
ORIGIN 0.000 0.000 ;
SIZE 5.400 BY 12.000 ;
SYMMETRY X Y ;
SITE CoreSite ;
PIN O
DIRECTION OUTPUT ;
PORT
LAYER via2 ;
RECT3.175 5.050 3.625 5.500 ;
LAYER metal1 ;
RECT2.975 4.700 3.825 5.700 ;
LAYER metal3 ;
RECT2.125 4.700 3.825 5.700 ;
END
END O
PIN VCC
DIRECTION INOUT ;
USE POWER ;
SHAPE ABUTMENT ;
PORT
LAYER metal1 ;
RECT0.000 11.100 5.400 12.000 ;
END
END VCC
PIN VSS
DIRECTION INOUT ;
USE GROUND ;
SHAPE ABUTMENT ;
PORT
LAYER metal1 ;
RECT0.000 0.000 5.400 0.900 ;
END
END VSS
OBS
LAYER metal1 ;
RECT1.575 2.575 2.425 4.625 ;
LAYER via2 ;
RECT3.175 2.950 3.625 3.400 ;
LAYER metal3 ;
RECT2.125 2.600 3.825 3.600 ;
END
END TIE1

继续寻求帮助！

这个问题，还是没有着落，怎么办啊?

已经解决，原来是这两个Tie0， Tie1 cell在lib文件里没有定义，加上就OK了。Lef文件里面的定义不需要修改。

Check if the pin function has been correctly defined in the timing library file (e.g. .lib).

Check if the pin function has been correctly defined in the timing library file (e.g. .lib).

已经解决了，谢谢！

解决了得说出来额 呵呵 function：“1”Hifunction： “0”Lo

已经解决，原来是这两个Tie0， Tie1 cell在lib文件里没有定义，加上就OK了。Lef文件里面的定义不需要修改。

我的意思是 你得把这个两个语句定义到 lib的 hi 和 lo 的cell中才不会报 Check if the pin function has been correctly defined in the timing library file (e.g. .lib).
这个错....

加了，从别处copy的TieHi、TieLow的定义就包含这两句话。

在lib中如何定义Tie1、Tie0?

cell(TIEHI) {area : 11.2896 ;
cell_leakage_power : 3.93482e-15 ;
dont_use : false ;

pin(Q) {
direction : output ;
max_capacitance : 0.822231 ;
max_transition : 3 ;
output_voltage : default ;
capacitance : 0 ;
function : " 1 " ;
}
}

cell(TIELO) {
area : 11.2896 ;
cell_leakage_power : 0 ;
dont_use : false ;

pin(Q) {
direction : output ;
max_capacitance : 1.61644 ;
max_transition : 3 ;
output_voltage : default ;
capacitance : 0 ;
function : " 0 " ;
}
}