在进行verilog 转 cdl的时候报错～

使用命令转换v2lvs-v ***.v -o ****.cdl -l smic13g.v -s smic13g.cdl -s1 VDD -s0 VSS的时候报错

Warning: Positional call to undeclared module FILL1 in filter - pin order will match verilog call

这样在calibre中进行LVS就会出现

No matching ".SUBCKT" statement for "FILL64" at line 1448 in file ".../filter.cdl"的错误

verilog里不要加那些FILL之类和功能无关的cell~去掉就可以了

shide，这样应当没有问题！

四年前的帖子，诈尸?