dc关于综合参数传递的问题 ，附图！

做DC综合，遇到RTL代码中例化模块频繁使用参数传递的问题，参数传递简单高效，但是对于DC综合，却无法正常完成，总是error :后指出对应的reference找不到，是不是compile命令下需要加选项的问题? 附图如下：


PS: 如果例化时所有模块传递的参数都一样，则可以正常综合。
请高手指教，谢谢！

大牛都不在?顶起来先！

读RTL时不能用read命令，需要用analyze + elaborate两个命令分两步即可

是不是你DC脚本有问题?parameter可以不同的值啊。

回楼上，应该是读入的问题，我用的都是read_verilog，我先试试analyze + elaborate .先谢！

你好，我也遇到了相同的问题，用analyze也报错，如果你也解决该问题，能否将正确命令发给我，谢谢！

define 参数文件读入了没?

请问问题解决了吗，我也遇到了相同的问题