哪位大神能给具体解释解释网表唯一性？急急急

个人理解：假设你的设计中包含三个UART模块，但实际上前端设计时只需要将一个UART模块instance三次，但到了物理综合的时候，必须要保证网表中有三个UART模块，与你的instance一一对应。

不唯一的网表
module top ();
UART uart_1 () ;
UART uart_2 () ;
UART uart_3 () ;
I2C i2c_1 ();
I2C i2c_2 ();
endmodule
module UART () ;
endmodule
module I2C () ;
enmodule
唯一化网表
module top () ;
UART_1 uart_1 () ;
UART_2 uart_2 () ;
UART_3 uart_3 () ;
I2C_1 i2c_1 () l
I2C_2 i2c_2 () ;
endmodule
module UART_1 ();
endmodule
module UART_2 ();
endmodule
module UART_3 ();
endmodule
module I2C_1 ();
endmodule
module I2C_2 ();
endmodule

不唯一的网表怎么了，不能做后续操作吗
我看综合出来的网表都是按照不唯一的那种格式写的，而且这也与设计一致啊。

uniquify 不 uniquify 自然是针对flatten来说 (调用macro哪会各不相同）。
不uniquify的话，意味着同样的模块就要做相同的优化，包括clock tree, fix drc什么的，带来的风险可想而知，起码不是最优的。
综合出来的netlist没有uniquify也可以，PR也有uniquify的命令，如果pr后的netlist没做uniquify那才叫奇怪

5楼是正解，而且现在的EDA tool对含有Master/Clone的design没办法很好的handle。举个例子，如果我一个module被实例化了很多次，那么也就是这里所说的Master/clone。我们在优化的时候，实际上他们所处的physical的位置是不一样的，boundary上的SDC也是不一样大，但是他们在网表里面对应的却是一个module，在优化的时候，我们必须要做相同的处理。这个目前大部分的tool，都没办法做很好的处理。

谢谢楼上两位，抛砖引玉，长知识了。