help 逻辑综合时钟约束问题
时间：10-02
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逻辑综合 顶层有两个模块 用的时钟clk_1 clk_2是由分频模块clk产生的请问这种时钟怎么约束?
例如秒表计数显示设计一共有三个模块：分频模块，计数模块，数码管显示模块，系统时钟50Mhz,分频得到clk_1 1Khz给计数模块，clk_2 1hz给显示模块，怎么对时钟进行约束?
用create generate clock处理分频时钟，你可以找个文档看看
1khz是U3的数码管显示时钟，1hz是U2的0到1000的计数时钟
这种数码管显示的例子一般都是用FPGA来做的吧。FPGA一般不用写这些约束的。
就是举个例子