关于icc中的output直接输出clock

我的芯片有个output需要输出一路时钟给其他的芯片，在fpga上用的是oddr，但是asic上该怎么做才能达到oddr的效果呢
icc在做cts的时候默认不会balance输出的clock，我是不是要设置一下，让工作做一下将要输出的clock的balance，然后设置output delay的时候，根据将要输出的时钟设置?

随路时钟啊，不就是
用create_generated_clock来设置即可， 可以调整clock latency的 ，类似你的意思

是您说的这个意思，但是我做CTS之前是不知道这路要输出的时钟的latency的啊，该怎么确定呢?

小编，还有个问题问您，我做的是chip level的，对于io 的input output delay设置什么比例比较合适呢，我的意思是外面和里面的比例多少比较合适

70% 给外面，经验值

那为了保证hold time 能够满足，input delay或者是output delay的 min值该设为多少比例合适呢?这个min值应该设置成负值吧?多谢小编

设成0 就够悲观的了， 还需要负值?

我是这样想的，假如我set_output_delay -clock clk1，而这个clk1是create_generated_clock，定义在一个输出的port上，从这个port到这个时钟的source还有一段latency，假如我只设置成了0，那么考虑hold的时候就相当于忽略了这一段latency了啊

对于一个clk out，可以手动balance的， 不是难得事情， 就是加减clkbuffer的个数而已，不要太纠结