output delay预算大小设置

set_output_delay –max [expr 10 -$clk_to_q] –clock CLK[all_outputs]以上是我在书中看到的。我觉得这样设置过大了，这样留给要综合电路输出端口的最大延迟不就很小了?就只有clk_to_q，而这clk_to_q还应该有后一级设计的Tsetup。
请教一下大家是怎么看待这一设置的?

70% clock period，经验值