后端面试--每日一题（083）

Design a divide-by-3 sequential circuit with 50% duty cycle?
（用标准单元）画一个50% duty cycle 的三分频电路
难度：1

是占空比50%? 这个为啥难度只有1，我觉得很难啊，求小编解答。

都是招毕业生的考古题，上网搜一下就有了

用时钟上升沿生成一个3分频时钟，再用时钟下降沿生成一个3分频时钟，这两个时钟信号相或就可以啦。

需要用到负沿逻辑

这个对时序需要check neg reg时序
不划算

实际中没有这样做的必要
需用硬PLL

50%占空比三分频器的设计方法http://wenku.baidu.com/link?url=57aywD0Q6WTnl7XKbIHuEwWENnSuPS32QO8X0a0gHpOOzdnNt_K0mK2cucVaEHVSlTeBJatlY62ZU4vcN8CU3WotWQFHB3b41V1f-6iDfhW