关于eco的三个小问题
(2) 如果是postmask的eco，用到了sapre cell的话，是不是金属1和金属1以上的mask都要重新做，金属1以下的mask不用重新做；
(3) preeco有什么意义呢?如果再pr时候发现网表功能有错，那么修改rtl后重新综合和进行PR，不就可以了吗?是不是说preeco的时候，修改网表后，不重新做DC综合，直接给后端?如果是修改之后直接给后端，那么后端从哪个阶段开始做呢?fp阶段还是plaement阶段呢?
1) 不算，只是修drc而已
2）对，基本是freeze base layer eco
3）preeco直接在网表上改，后端直接改很快的，
重新rtl，syn来不及啊，怎么可能
小编，关于第3个问题，无论是preeco还是posteco，前端修改完之后，给后端，后端读入网表之后，紧接着的是做哪一步呢?
是重新floorplan，还是直接palce_eco_cells?
还是直接palce_eco_cells?
?
直接palce_eco_cells .
问号没有删除。
坐看大牛答题
不动base layer的操作，反正就是
如果离tapout 时间没多远，前端发现bug要eco，肯定不能重新从fp开始，时间上不用许啊
恩，首先我觉得后端给前端网表，前端从网表中找出来要修改的cell，然后告诉后端，后端确定这个cell的位置，看看周围有没有多余的空间，有没有spare cell；
第一 后者暂且不说，光前端从后端给的网表中找出来要修改的逻辑单元就很困难；
第二 修改好了之后，后端要从哪一步开始做呢，具体命令是什么呢
你问的问题都很难回答，也就是要讲到你懂要很费劲， 为什么不把当前的好好学呢，
1，unconstrained eco 很简单。随便.
2，freeze silicon eco 。则要求你要有spare cell。专门加的或者像TSMC的
一些GDcap。命令说着很简单。无非。eco_netlist》place_eco_cell》route_zrt_eco
做起来要麻烦一点。如何尽量少的layer eco。有些以前存在的layer如何处理。比方说。你要remove buffer，可能要删掉logic net。相应的physical net肯定也要删掉，如果这个net route在M5，你可能因为这个net要多eco roue 两层。还是有很多东西要考虑的
拿第二种来说，如果需要某处的逻辑，需要后端人员给前端人员一个网表，然后前端人员在这个网表中找到相应逻辑的cell [我觉得光这一步就很难，毕竟不是rtl code，而是网表，很难知道某个指定逻辑块工具是例化了哪些cell来细线的]；然后告诉后端，后端找到这个cell，然后查看这个cell周围有没有spare cell，有没有空间，如果有的话，就修改cell之间的连接关系 [如果前端找到了相应的cell，该连接关系的话，相对来说还是容易一些]，如果再网表中改好了连接关系，接下来怎么做呢?
是在ICC中用eco_netlist读入这个网表还是source一个tcl文件呢?然后再进行eco_place eco_route?