cadence edi 如何计算capture clock latency

在cadence edi中postcts之后为了让IO不会是critical的path,在每个clock上设置了insert delay，这样就给计算capture latency造成了麻烦，
请问有什么命令去抓出每条path的clock insertion delay。

没看懂， postcts后面不是会 update_clock_latency的么，

设置insertion_delay应该不会影响capture_latency的计算吧，它类似于ICC里面floating_pin的设置。你可以试试报一条跟端口有关的timing path出来看看里面的capture latency正常否！