strap的宽度不能超过最小与非门宽度的4倍 为什么

陈春章 数字集成电路物理设计 这本书的72页中 讲到，power strap的width最大不要超过最小与非门宽度的4倍，
请问这是为什么呢? 我觉得应该是小于等于1倍才对啊； 如果设置的超过1倍的话，那么strap下的cell 的pin不容易和其他
metal进行连接；

power strap在不同层宽度不同，高层比较宽。高层的不会与底下的cell直接连接，宽过1倍没问题

恩，这个知道，书上说不能超过最小与非门宽度的4倍，请问这个如何理解！

陈春章 数字集成电路物理设计 这本书的72页中 讲到，power strap的width最大不要超过最小与非门宽度的4倍，
请问这是为什么呢? 我觉得应该是小于等于1倍才对啊； 如果设置的超过1倍的话，那么strap下的cell 的pin不容易和其他
metal进行连接；----------------------------------------
我尝试理解了一下：
NAND有3个pin需要连出去，row是横的，strap是竖的，如果是4倍宽的话，最悲观的时候，有3x4=12个pin需要连
如果全是global connection，最多占用12条track。12条track是小case吧?不会有congestion吧?
除非strap紧贴着row那一层设计（比如row M2，strap M3），这么推算来避免congestion才似乎有点合理性。

只是让strap不要挡住普通logic gate，只是个guideline，不是教条 ，

多谢！ 我的design中设置的宽度就是NAND的宽度的好几倍；但最后也没什么问题；看来书上说的也不全对，都是一些经验，不一定是定律

后端写书本来就不好写，有书就不错了，很多是经验性的东西，无法言传只能意会