encounter RC综合时候Tcl脚本的时钟问题

用RC综合时候，.tcl脚本里面的时钟可以有两个以上吗?现在做的工程，分为两个大模块，各使用一个时钟，clk1，和clk2，这两个时钟是不相关的，我现在拿到的.tcl脚本中，只有一个时钟，里面这样描述一个时钟set myclk clock//#clock name
如何修改啊，各位大神帮忙看一下。

没人吗?小编求助啊
还有如果我想把clk1和clk2分组，在FPGA的SDC文件中我写的约束是这样的
set_clock_groups -exclusive -group {get_clocks clk1} -group {get_clocks clk2}
那么在.tcl脚本里面怎么写啊?

setmyclk { clk1 clk2}
没看懂你要问什么

小编，你写的这句 set myclk{clk1 clk2}，就是说明了这两个时钟那怎么用什么命令使这两个时钟不想关呢?
因为不提前设置的话，综合的时候软件还是会分析clk1到clk2之间的路径的啊?

set_false_path -from clk1 -to clk2
set_false_path -from clk2 -to clk1
这也要我教?

ok，多谢小编，我明白了。我是在读学生，这方面小白，多谢小编耐心指点。