implicit exclude pins

如上图所示，IMAGE_inst_clk_div_4_reg的Q端接到下一个SDFF寄存器的reg端口。在做CTS的时候，会将这个存储器的SI端口认为是 implicit exclude pins,这样在时钟树综合之后，这条路径上的latency会计算到SI端口前插入的CLKBUF/A端口，导致和另一路径上的latency出现了很大的skew。
想问一下，这一点应该定义为什么?stiop_pin还是floating_pins?还是应该更改输出时钟点（现在分频后的时候总定义在IMAGE_inst_clk_div_4_reg/Q处）?

没必要处理吧，除非timing出现大问题

可是，这个地方导致了很大的skew，可以忽略吗?

SI又不是sink点，无所谓的

报下timing看看，或者手工eco 加delay balance clktree修掉不就好了