关于时钟树在Trace过程中的各种pin的名词解释

Nr. of Exclude Pins
Nr. of Unsync Pins
Nr. of Total Sync Pins
Nr. ofRisingSync Pins
Nr. of Inv RisingSync Pins
Nr. ofFalling Sync Pins
Nr. of Inv Falling Sync Pins
Nr. of Gated Clocks
这些都是pins分别表示的是时钟树上preexisting的cell和时钟的sink端的pin的数量。
问题1：工具是去trace这些pins之前，会给先读入cts_spec文件，这个文件会定义一些global leaf pin之类的。但是对于exclude pin在cts_spec文件中本身也没定义，但是工具却自动去trace出来个几个，这是为什么呢?
工具在trace clock tree的时候按照什么样的规则去trace。默认的行为有哪些?
问题2：同时，请问reconvergence pins和crossover pin分别表示什么意思。工具在时钟树综合的时候对这些情况会做哪些处理呢?
问题3：ckSynthesis 打开-breakLoop -forceReconvergent 这两个option是什么意思?问题4：还有clockDesign和ckSynthesis有什么区别呢?
问题5：我分别用两个命令（clockDesign和ckSynthesis）跑出来的CTS，对同一只clk，其sink端的数目会有差异?这是为什么?
问题6：还有SDC在时钟树综合的时候起什么作用?比如工具会根据sdc文件，建立time gragh.在进行local skew 的时候会起作用。光有cts_spec文件不行吗?

1-exclude pin在SNPS的软件会分为implicit和explicit。implicit是工具自动识别的。
2-reconvergence 是重汇聚，就是同一clk src的fanout路径分分合合；crossorver应该是指多个clk src汇聚吧

啊啊，好难清楚地阐述啊。
总之，时间久了你就懂了。

小编大大好可爱！哈哈。刚get到的。略说下。

还有其中有一个setCTSMode-traceHonorConstants true|false

这个mode的设置会导致工具在trace clock的过程中，对SDC和netlist中的约束和常数解读不一样。

Honors the following SDC constraints capturedin the memory after reading the timing constraints file, and propagates theconstants when tracing the clock tree.

* set_case_analysis

* set_disable_timing

* set_logic_one

* set_logic_zero

* 1'b0 and 1'b1 in the netlist

Whenset to false, the software ignores theconstraints when tracing the clock tree. For example, it traces through an ANDgate, where the non-clock input pin has a set_case_analysis 0.

When set totrue, the software stops propagating constants at the AND gate, and marks theclock input pin as an excluded pin.

Default: false