icc inst 和 net的名字一样
时间:10-02
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write_verliog 的网表发现有个module的名字和net的名字是一样的,所以在virtuoso中导不进来。为何会出现这种错误?哪位大神路过,提点一下,小弟感激不尽,谢谢了
那就把net的名字改了呗
谢谢你的回答,我只是奇怪为何会有这种error
重新跑了一遍又ok了,我汗
有可能的,因为重名在verilog里面并不是违法的, 但是有些工具比如calibre,仿真工具等会认知错误,
一般也不用特别注意, 有问题就set_name 改掉好了,
谢谢版大回复,确实在icc的时候没有报错。在把网表导入cadence的时候,报出error,后来用set_name改了就好了。
你确定是工具优化的时候引起的问题?而不是手动操作造成的?那工具比较怪啊
有一种原因是eco的时候prefix一样造成的,比如
insert_buffer -new_net_name $prefix -new_cell_name $prefix$pin $buffer
这种情况下自己把$prefix 分开就好了,
具体原因我也没有明白,导入cadence的lvs过不了,有许多pin都short在一起了,verify_lvs竟然还是过的。我怀疑我把classic route的命令和zrt route混用了