基本知识汇总--- 从大家的答案里面copy来的

看到很多帖子都有不少答案，但是作为初学者，看了容易忘记，我来个总结，呵呵。谢谢各位大虾的贡献。（不过有点乱，看到哪，就copy到哪）大家不要回帖！不要灌水！

1.Tap cells are a special nonlogic cell with well and substrate ties. 它只针对于没有substrate和well tap的stdcell library。一般来讲，在floorplan阶段，也就是preplacement阶段就要加tap cells，它有距离的规则要求需要满足。
Well filler是routing 完后，为了避免well的gap造成的space violation而加的well filler cells。对一般的工艺来讲，加普通的filler cells即可解决问题
针对不同的工艺，需要设计前先了解它的库中所包含的special cells。
2.概念上来讲useful skew就是有些datapath延迟较大，而处于同一时钟树中的寄存器中的时钟延时相对较小时，可以迁就延时长的datapath，增加寄存器的时钟延迟并不影响时钟树的功能，这种方法就是时钟树的有用偏差（useful skew）。

3. create generated clock时，怎么指定master pin呢?
-source master_pin 就是生成这个generated clock的源clock的pin。它可以是source clock，也可以是generated clock
与此相关的是另一个概念是
-master_clock clock 是生成这个generated clock的最源头的那个clock。一般情况下，可以不使用这个选项。当有多个源clock到达这个generated clock，工具无法主动判断时，才被要求使用这个选项。.
4 . footprint
footprint一般都在.lib文档中定义，每个cell都有一个footprint名对应；一个footprint代表一组cells。例如，and2x1.and2x2.and2x4.他们具有相同的footprint and2，他们的功能相同，驱动能力不同。
footprint是指单个std cell的function/size/pin location,一般主要用于low power design flow里保持routing不变的前提下std cell的替换
5.时钟树的动态平衡：
某个特定点的insertion delay随着参考点的delay而变化。
在无法预知（又不想特别指定）参考点的insertion delay的情况下，想让特定点与之平衡时使用

什么东西?表示没有看懂，看来后端还是很高深呀，相比于前端

clock skew: the difference between the time clock signals arrive at the clock sinks excluding ignore pins(clock sinks include the CK pin of sequential cells, such as transparent latches, flip-flops, ICG cells, and memory blocks, and ignore pins include explicit ones and implicit ones, such as output, pins without timing info, etc )

global skew: the clock skew between all the valid end points of the clock tree, no matter those points are logically/physically adjacent or not

local skew: only count the skwe when the two points are adjacent

useful skew: when setup/hold violation happens, we can adjust the arrival time of clock signals to meet the timing constraint. this technique is not so useful when on-chip-variation become more and more significant.

期待继续。

还是一头雾水。