后端面试--每日一题（084）

Design 4-bit asynchronous counter? how to set timing constraint for it?
画一个4位异步计数器，如何加时序约束?
难度：2

是不是在每个DFF的Q端做create_generated_clock?

直接在最后一级设置generate_clock

2楼的思路正确

我想问个问题， 如果是一个时钟CLK,经过3分频CLK_3D 再经过一个选择器输入是（CLK, CLK_3D）. 输出时CLK_B, 这个时钟然后通过2分频，得到CLK_B_2D, 然后再经过一个选择器 输入是（CLK_B, CLK_B_2D） 输出时mclk。 这个路径该如何约束呢?

1. If the gated clock and it is the clock source for another circuits. Used the clock_generated_clock for the timing constraint2. If not the case of the item one, used the create_clock for the constraint.

这题俺不会啊